eda_qt

-介绍

eda软件开发

- 开发需求

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点击“新建模块”按钮后，弹出一对话框，如：

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双击模块矩形，可查看此模块所包含的子模块
此时用户只需要输入算法代码如：assign c = a & b;
其他代码由软件自动生成。
其中第一段的格式为module xxx[](端口名); 如用户在最开始的对话框中填写模块名为123，且整个模块中所有的端口为a、b、c三个时
软件将会生成module 123[](a,b,c);
第二段 代码为：input/output/inout 端口名；例如用户设置a为input,b为output,c为inout。则代码为
input a; output b; inout c;
第三段 代码为：端口数据类型端口名；例如用户定义a端口为wire型，b、c端口为reg型，则：
wire a; reg b; reg c;
第四段代码为之前用户输入的算法代码
最后是固定句式：endmodule 相当于这个模块结束了
另外要注意：当端口的数据长度定义为i（正整数）时，相应的在上述 第二段、第三段 代码中要有所改变，在端口名前加[i-1:0]
例如：用户定义了p0为3位

则p0前面加[2:0]

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应有“保存模块”和“生成代码”两个按钮。其中：
保存模块：做到将此次用户新建的模块里的所有内容打包保存下次用户双击时可以直接在软件里打开
生成代码：将软件生成的代码让用户选择位置保存。保存为 verilog目录 目录下应有 此模块及其内部子模块 所有的verilog代码文件 扩展名为.v

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Verilog代码高亮规则

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在上层模块下添加子模块可用线将子模块的端口连接并生成实例化代码

添加子模块
在左侧选中已有的模块后，在工作区的父模块中点击一下可将左侧的模块作为子模块添加进去

如图，我在module1中添加了两个add作为子模块，软件自动命名为add1和add2

可在菜单栏的“连线”按钮进行两个子模块的端口之间的连线

**注意：连线只能从output开始，input结束 **
此时，数据线的名称为： 输出模块_输出端口 如图有两条线，分别是从 add1的CO、add2的S 输出
所以信号线的名称分别为 add1_CO 、 add2_S

下面是软件生成代码

5.1 KiB Raw Blame History Unescape Escape