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This commit is contained in:
52
README.md
52
README.md
@ -1,52 +0,0 @@
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# eda_qt
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### -介绍
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eda软件开发
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## - 开发需求
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点击“新建模块”按钮后,弹出一对话框,如:
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用户可输入:模块名称、input端口数量、output端口数量、inout端口数量
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点击ok后,将出现一“矩形图”,代表着该模块
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上图是我们要开发的软件里用的矩形图
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这是我们仿照的软件里的截图,模块名为123,input、output、inout都为1
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点击某一端口时,应做到可以修改端口的属性,包括:
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|端口名:要在矩形图上体现
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|输入输出类型:可以在input、output、inout中选
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|数据类型:可以在wire、reg中选
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|数据长度:可设置正整数值
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|颜色:此功能目前可先不做。。
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双击模块矩形,可进入用户代码编辑界面
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此时用户只需要输入算法代码 如:assign c = a & b;
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其他代码由软件自动生成。
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其中第一段的格式为module xxx[*](端口名); 如用户在最开始的对话框中填写模块名为123,且整个模块中所有的端口为a、b、c三个时
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软件将会生成module 123[*](a,b,c);
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**第二段** 代码为:input/output/inout 端口名;例如用户设置a为input,b为output,c为inout。则代码为
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input a; output b; inout c;
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**第三段** 代码为:端口数据类型 端口名;例如用户定义a端口为wire型,b、c端口为reg型,则:
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wire a; reg b; reg c;
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第四段代码为之前用户输入的算法代码
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最后是固定句式:endmodule 相当于这个模块结束了
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另外要注意:当端口的数据长度定义为i(正整数)时,相应的在上述 **第二段、第三段** 代码中要有所改变,在端口名前加[i-1:0]
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例如:用户定义了p0为3位
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则p0前面加[2:0]
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应有“保存模块”和“生成代码”两个按钮。其中:
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保存模块:做到将此次用户新建的模块里的所有内容打包保存 下次用户双击时可以直接在软件里打开
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生成代码:将软件生成的代码 让用户选择位置保存。保存为 **verilog目录** 目录下应有 **此模块及其内部子模块** 所有的verilog代码文件 **扩展名为.v**
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