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https://gitee.com/eda-development/eda_fpga.git
synced 2025-05-17 23:16:54 +08:00
update README.md.
This commit is contained in:
@ -40,7 +40,7 @@ wire a; reg b; reg c;
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应有“保存模块”和“生成代码”两个按钮。其中:
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应有“保存模块”和“生成代码”两个按钮。其中:
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保存模块:做到将此次用户新建的模块里的所有内容打包保存 下次用户双击时可以直接在软件里打开
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保存模块:做到将此次用户新建的模块里的所有内容打包保存 下次用户双击时可以直接在软件里打开
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生成代码:将软件生成的代码 让用户选择位置保存。保存为verilog目录 目录下应有此模块及其内部子模块所有的verilog代码文件 扩展名为.v
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生成代码:将软件生成的代码 让用户选择位置保存。保存为 **verilog目录** 目录下应有 **此模块及其内部子模块** 所有的verilog代码文件 **扩展名为.v**
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